新学術成果2012-2013
科学研究費補助金・新学術領域（新ハドロン）・公募研究
変換速度100MHzを持つ低消費電力ADCの開発
研究代表者：田中 真伸（高エネルギー加速器研究機構・素粒子原子核研究所）
課題番号：24105709（平成24年度〜25年度）
研究の目的
先端加速器を使用した高エネルギー実験では、検出器そのものの先端性のみでなく読み出しエレクトロニクスの先端性も必須である。それらは主に高集積化、低雑音、高速動作、低消費電力に現れるが、高集積化を目指す場合に重要となってくるのがアナログデジタル変換部の組み込みである。この研究ではCMOS 0.18umプロセスを用いた低消費電力パイプラインADC(100MHz12bit)の開発を行う(市販品では存在しない)。具体的に仕様を決めるためガス検出器の波形記録装置及び光検出装置の一部に組み込むことを前提とした。
研究の進歩と成果
パイプラインADCの分解能を確保しつつ、高速動作・低消費電力を維持するためには大きく２つの障害が存在する。一つ目は比較電圧の精度、もう一つは増幅アンプのオープンループゲインと動作速度である。精度はパイプラインステージ内で使用されているオペアンプのオープンループゲインと容量値の精度で決まる。また動作速度はオペアンプの動作速度となる。この事実はオペアンプの消費電力を増大させることになり、例えば100MHz12bitを満たすためには1GHzを超える動作周波数を持つオペアンプが必要となり、消費電力を200mW未満にすることは非常に困難となる。これらをA.Verma(IEEE J.Solid-State Circuits v44,2009)等はキャリブレーション回路をもうけることで解決を図っているがこれは消費電力と回路規模を増加させてしまう。
この従来の方法は、ゲインの絶対値がADCの精度を決めていたため、後段のステージに行くに従い誤差がつもらないようにするためオペアンプのゲインを非常に高くし、容量誤差も小さくしなくては行けなかった。一方で東工大の宮原は、2011 Symposium on VLSI Circuits Digest of technical Papers p126-127において新しいアーキテクチャを提案している。ここでは90nmCMOSプロセス（電源電圧1.2V）を使用している。ここで使用しているアーキテクチャの特徴は
入力信号を使用した電圧補間回路の出力電圧を比較することで、“ステージ内の相対ゲイン”が正しければ、たとえゲインが変化したとしても、電圧補間回路の出力電圧も同時に変化するため変換誤差は生じない。
電圧補間回路は容量によって構成され、定常的に流れる電流はなく低消費電力であり、またアンプの出力からみた容量値が小さくなるように構成されているために、アンプの消費電力も減らすことができる。
下記に製作したチップ写真を示す。サイズはおよそ800um x 3000umである。水色で囲われた部分が今回開発した100MHz動作ADCである。動作速度は100MHz、ENOBは８bitである。差動レイアウトの不具合があるため現在レイアウト修正後2回目の試作を行っておりENOBで10bitとなる。またサイズに関しても出来るだけ小さくなるように修正を行った。今後このADCをタイムプロジェクションチェンバー及び光検出器用読み出しASICへ組み込みセンサーの高機能化を図っていく。